Downloads

iSyst

Test Components

  • iFIU – Failure Insertion UnitiSyst Failure Insertion Units (iFIU) dienen zur gezielten Injektion von diversen Fehlern in ein zu testendes Embedded System. Die An­steuer­ung der iFIU erfolgt per CAN-Bus. 161 KB
  • iSyst iLINsimiLINsim is a cost-effective simulation hardware for intelligent sensors and actuators in vehicles that communicate via Local Interconnect Network (LIN).90 KB
  • iSyst iPSI5simiPSI5sim is a simulation hardware for the PSI5 interface (Peripheral Sensor Interface 5) for connecting remote sensors to electronic control units.119 KB
  • iSyst iSENTsimiSENTsim provides a standalone component for simulation of up to 4 SENT sensors (e.g. simulation of Hall sensors).94 KB
  • iSyst iSPIsimThe iSPIsim is used to simulate Serial Peripheral Interface (SPI) interfaces as a standalone module (e.g. simulation of an A/D converter).64 KB
  • iSyst iSyINCiSyINC was developed for the simulation of up to four incremental encoder signals. 102 KB
  • iSyst iSyPWMThe iSyPWM module serves in test systems as a function generator and measuring device for frequencies / PWM signals.79 KB

Testsuite iTestStudio

iSyTester

  • iSyTesterDer iSyTester ist ein kosteneffizienter und platzoptimierter Testplatz für den Entwickler.207 KB

SOME/IP

  • iSyst CAN-SOME/IP-GatewayDas SOME/IP-Protokoll bringt Ethernet ins Automobil. Mit dem CAN-SOME/IP-Gateway stellen wir eine leistungsfähige Lösung für die Simulation und den Test zur Verfügung. 145 KB
  • iSyst SOME/IP-StackSimulation und Test von SOME/IP-Netzwerken und -Steuergeräten.109 KB

Funding Projects

  • ParaObsolObsoleszenz-Management- und Rapid-Prototyping-Methoden, insbesondere für die Migration bzw. Nachbildung von obsoleten Mikroelektroniken auf der Basis von FPGA-Technologien.299 KB
  • RedunSysKünstliche Redundanz (TMR) und On Line-Alterungsanalyse zur Sicherstellung der Funktion elektronischer Schaltungen und für die bedarfsgerechte Wartung (Maintenance On Demand MoDe) bei hoher Strahlungsbelastung.200 KB

Customized Solutions

  • iSyst SEU-TID-CoreDetector-IP for Single Event Upsets / Aging Effects (Total Ionizing Dose)408 KB
  • iSyst VHDL AMSMethodik, Designflow und Technologien für sicherheitsrelevante analoge Schaltungen und Mixed Signal-Systeme.399 KB
  • Robustes ASIC & FPGA_DesignRobustes ASIC & FPGA Design: FPGA/VHDL, SEU/TID, Simulations- & Design-Methodik (VHDL-AMS, Fault Insertion & Analysis)353 KB

Success Story

Kooperation Schaeffler